行业职位
1. 数字IC到底都是在做什么？
先是老生常谈，IC就是集成电路，就是芯片行业。芯片行业分为设计、制造、封测三个环节。
设计环节有多个方向，集成电路是按照传输信号类型而进行区分的，例如数字IC、模拟IC、射频IC。
数字IC是用于处理0和1数字信号的芯片，这与计算机科学的基础是二进制有关。有过数电基础的同学到这里应该是可以理解的，但肯定还是有一部分同学还是似懂非懂。
不懂不要紧，作为入门知识，我们只需要知道生活中接触的哪些芯片是数字芯片就可以了。
通用数字IC指的是适用领域广的标准型电路，例如存储器（DRAM）、微处理器（MPU）及 微控制器（MCU）等。
专用数字IC，也可以叫ASIC，字面意思即是专为某个领域设计的芯片，我们日常生活中的汽车芯片、电脑的cpu，显卡、手机的SOC、ISP等等，这些都是ASIC。
比起数字芯片，其他方向的芯片产品就显得很少了，如果说数字芯片是100，模拟芯片可能只有1，射频和FPGA更不用说。
可以看到，数字IC几乎占据了我们科技生活中的方方面面。
这也就引出我们下面要聊的话题。
2. 为什么数字IC成了当下风口？
产品的覆盖面之广，相信大家已经清楚了数字IC的重要性。
但技术力重要。不代表这个行业就是高薪行业，至少在不被人掐住脖子之前是这样的。
19年之前，设计制造都是高度依赖国外，别人设计好的芯片我们直接买来用就好。
国内IC设计行业不能说差强人意，也可以说是不堪一击了。
当然这跟上海交大某个人，或者说某个骗子有关系，这里就不多说，之后如果做芯片发展史杂谈的话肯定也躲不开。（挖坑）
那时的科班硕士，能拿到20W的offer已经很不错了。
然而天降川普，给了中国IC设计产业一记重锤，如果说中兴事件还能让部分人心存幻想，那华为之后，所有人都会想着一件事：芯片技术必须掌握在自己手里。
想着是设计制造两手抓，但光刻机买不到，制造自然上不来。
那设计成为行业风口就是顺理成章的事情了，先是初创公司不断涌现，行业规模不断扩大，随之而来的就是庞大的人才缺口，早期高校微电子学院所能培养的对口人才远远满足不了市场上的岗位需求。
19年那会儿，你只要是个优秀211或者985，专业不对口没关系，数电模电不会也没关系，更别提什么verliog，只要你有一点点对IC设计基础概念的理解，你投就有人要，特别是中兴微电子，经历过那段时间校招的同学应该懂我的意思。
当然，大多数同学都不太关心风口形成的原因，只在乎风口到底多大？
IC设计行业的发展速度是难以想象的，如果说19年到20年是缺人但待遇不变的阶段，那20年到21年就是薪资飙升的阶段。
以一个成电的微电子科班硕士为例，20年末可以拿到25W的offer,21年中就成50W了，这个增速是大多数人都难以理解的，正因如此，这个阶段充斥着无数后悔为什么不晚点找工作的人。
薪资飙升的原因自然是公司数量在增多，能用的人只有那么多，公司方面形成内卷态势，加钱挖人是唯一有效的手段。
钱多自然就会产生吸引力，就像早期的互联网一样，自然也就吸引了其他专业的同学转行。
当然，这里数字IC就是大多数人的转行首选，一是因为数字IC转行可能性远大于模拟，模拟更看重科班；二是数字IC岗位的市场需求庞大，转行就业更具保障。
早期还是存在信息差的，只有一小撮人在了解到行业风口之后悄悄转行，我一个朋友在西电微电子院做钙钛矿，还是我年上回家跟他吃饭聊到毕业后找工作这块事情，他才知道原来可以转行IC设计，才明白为什么之前的学长让他有空可以看看数电模电。
我上周跟一个东华大学材料硕士聊当初他转行的事，他是前年10月打算转行的，一开始是想转JAVA，当时JAVA比较火，等21年秋招他还在背八股文准备笔试和面试，他的师弟已经拿了5个offer，而且每个都在35w以上，一问才知道是润IC了。
在评估过自己转JAVA之后的薪资水平和职业发展之后，他放弃了去年的秋招，花了大半年时间转行IC，今年一月份拿到上海一家初创企业32W的offer。
虽然错过了最佳时机，但也不算太差。
数字IC这个转行风口势必会随着转行人数的不断扩大和各赛道的洗牌，最终归于稳定，至于到底风口能刮多久，这个话题我之前的视频有讲，感兴趣的同学可以去看。
而风口的走势在企业招聘上的体现，自然是一个从宽松到收紧的过程。
这就到了我们最后一个话题。
3. 数字IC都有哪些岗位，这些岗位都是做什么的？
在聊岗位之前，不妨看看不同时期招聘要求的变化。
19年之前，就像前面说的那样，但凡专业有点关联，学历好点，有一点对IC设计的认识，你敢投企业就敢招；
20年到21年，随着转行人数的增多和培训班的内卷，企业对招聘门槛有了一定要求：你得懂点数字电路，你要知道逻辑电路和时序电路都是什么。你还要懂点verilog，熟悉开发环境，最好再了解几个EDA工具，做过项目就更好了。
21年之后，也就是现在，那就相对严格了，你需要对投的岗位有足够的认识，你必须掌握相应的岗位技能，老板们的想法已经从“能用就行”转变为“来了就能干活”。
对于一个准备入行IC的同学，选择一个适合自己的方向，将力气用到对的地方就尤为重要了。
下面我会简要叙述数字IC设计一款芯片的流程，在每个流程上就对应了相应的岗位，你们也就清楚每个岗位是做什么的了。
一个公司要做一款芯片，首先要做市场调研，需求分析，明确芯片规格，确定这款芯片要满足的功能和性能。
在一切确定之后，第一个岗位就出场了——架构师（ Architect）。架构师做的是最上层的工作，他需要对芯片规格进行算法设计，拿出设计解决方案和具体实现架构，划分模块功能，制定后面岗位的分工，定义spec。
架构师是设计一款芯片的核心人物，同时也是之后提到的其他岗位所要奋斗的天花板，一个合格架构师至少具备十年以上IC设计经验，且需要三到五年全流程经验。
AMD的苏妈就是这其中的佼佼者，对于AMD，她是“挽狂澜于既倒，扶大厦之将倾”的人。后面做芯片发展史，她肯定是要进名人堂的。（继续挖坑）
知乎的夏晶晶是某国内知名大厂的架构师，我就不明讲了，某司的外宣还是很严苛的，对架构师有憧憬的同学可以去围观大佬日常。
架构出来了，第二个岗位前端设计该干活了，也就是题目中提到的DE（design）。
前端设计用硬件描述语言Verilog将模块功能以代码来描述实现，也就是将芯片所需的功能通过机器可以理解的语言描述出来，形成RTL代码。
而后是第三个岗位，功能验证，即DV（design verification），所谓功能验证，就是去检验其前端设计是否用代码实现了相应的功能，也就是de“前端”的bug。
DV岗的需求一般要远大于其他岗位，知乎上有这样一道问题：如何用一句话来形容IC验证工程师在芯片设计过程中的重要性？
点赞最多的回答是：“我不验一验，你敢去流片？你不怕破产吗？”
可以说是话糙理不糙了。
第四个岗位有些特殊，可测性设计，DFT（Design for test）。芯片内部往往都自带测试电路，DFT的工作就是在设计的时候就解决流片后测试环节的一部分问题，提高芯片流片之后的可测试性，很大程度上能够降低测试的金钱以及时间成本。
因为岗位的特殊性，并非所有公司都会设置这个岗位，是否设置与要造芯片的规模有关，大公司大概率都有，但小公司里例如初创GPU，公司虽然不大，也有DFT职位，只是对良率要求不高。
验证之后，就到了最后一个环节，后端实现。而这个环节所对应的岗位，不仅叫法各有不同，分工也十分细致。在外企叫APR或者PR，auto placement and route，自动布局布线。在海思叫在华为叫PD，physical design，物理设计。
而所负责的工作，简单概括就是将验证之后确定没问题的RTL综合出门级网表，再经过布局布线，时序分析等等工作，尽可能减小面积，降低功耗，最终输出GDSⅡ版图文件。
到这里就可以拿去台积电中芯国际这样的fab厂去流片了。
为什么说后端的分工很细，因为有些公司会在后端之前专门设置逻辑综合的岗位，时序分析和布局布线也会有不同的人去做。
当然，不同公司岗位设置各有差异，前几年还有很多公司直接拿设计当验证用，现在当然就很少了。
照旧说明不同岗位的适合人群，除开架构师，科班其他四个岗位可以根据自己的技能点和项目经验进行选择。
非科班只能根据兴趣了，DE不用考虑，或者说C9硕士可以考虑，因为要么卡名校背景，要么卡科班身份，其他三个，对代码有兴趣可以考虑验证岗，英语水平和逻辑思维不错的人可以选后端岗，更倾向全面发展，成为多面手的人可以考虑DFT，DFT要懂设计、懂测试、懂电路，这是岗位特性使然。
不同岗位在做什么相信你们已经很清楚了，至于具体的岗位要求，不同公司各有差异，直接去招聘APP上看相关岗位描述就可以了。
出厂过程
0. 引言
半导体生产流程由晶圆制造，晶圆测试，芯片封装和封装后测试组成，测试环节的相关知识经常被边缘化，下面集中介绍集成电路芯片测试的相关内容，主要集中在WAT、CP、FT和SLT几个环节。
图1 芯片加工测试流程
1. WAT（Wafer Acceptance Test）测试
WAT 是英文 Wafer Acceptance Test 的缩写，意思是晶圆接受测试，业界也称 WAT 为工艺控制监测（Process Control Monitor，PCM）。WAT 是在晶圆产品流片结束之后和品质检验之前，测量特定测试结构的电性参数。WAT 的目的是通过测试晶圆上特定测试结构的电性参数，检测每片晶圆产品的工艺情况，评估半导体制造过程的质量和稳定性，判断晶圆产品是否符合该工艺技术平台的电性规格要求。WAT 数据可以作为晶圆产品交货的质量凭证，另外 WAT 数据还可以反映生产线的实际生产情况，通过收集和分析 WAT 数据可以监测生产线的情况，也可以判断生产线变化的趋势，对可能发生的情况进行预警。
晶圆上用于收集 WAT 数据的测试结构称为 WAT 测试结构（WAT testkey）。WAT 测试结构并不是设计在实际产品芯片内部的，因为设计在芯片内部要占用额外的芯片面积，而额外的芯片面积会增加芯片的成本，芯片代工厂仅仅把 WAT 测试结构设计在晶圆上芯片（die）之间的划片槽（Scribe Line）。划片槽的宽度可以从最小的 60μm 做到 150μm，芯片代工厂依据芯片切割机器（Die Saw）的精度要求制定划片槽的宽度设计要求，力求做到最小宽度及最小面积。
图2 所示为划片槽中的WAT测试结构：图 2-a 是整块晶圆产品上的芯片，每一个小格子代表一颗芯片；图 2-b 是放大后的图形，可以看到芯片间的划片槽；图 2-c 是显微镜下的芯片划片槽，白色的方块区域是顶层金属窗口，
图2 划片槽中的 WAT 测试结构
通常称为封装金属窗口（Bonding PAD），WAT 测试结构在 PAD 与 PAD 之间，很多不同的测试结构组成一组测试模组，芯片代工厂会给每组测试模组定义一个名称，每一片晶圆会包含很多这样的不同的 WAT 测试模组。
图3 Test Key示意图
WAT 测试结构通常包含该工艺技术平台所有的有源器件、无源器件和特定的隔离结构。例如，有源器件包括 MOS 晶体管、寄生 MOS 晶体管、二极管和双极型晶体管等，但是在标准的 CMOS 工艺技术中，仅仅把 MOS 晶体管和寄生 MOS 晶体管作为必要的 WAT 测试结构，而二极管和双极型晶体管是非必要的 WAT 测试结构。无源器件包括方块电阻、通孔接触电阻、金属导线电阻和电容等。隔离结构包括有源区（AA）之间的隔离，多晶硅之间的隔离和金属之间的隔离。WAT 参数是指有源器件、无源器件和隔离结构的电学特性参数。
图4 WAT测试项
2. CP（Chip Probing）测试
CP（Chip Probing）也叫“Wafer Probe”或者“Die Sort”，是对整片Wafer的每个Die的基本器件参数进行测试，例如Vt（阈值电压），Rdson（导通电阻），BVdss（源漏击穿电压），Igss（栅源漏电流），Idss（漏源漏电流）等，把坏的Die挑出来，会用墨点（Ink）标记，可以减少封装和测试的成本，CP pass才会封装，一般测试机台的电压和功率不高，CP是对Wafer的Die进行测试，检查Fab厂制造的工艺水平。
CP【Chip Probing】顾名思义就是用探针【Probe】来扎Wafer上晶片的pad，把各类信号输入进晶片，把晶片输出响应抓取并进行比较和计算。需要应用的设备主要是自动测试设备【ATE】+探针台【Prober】+仪器仪表，需要制作的硬件是探针卡【Probe Card】。
图5 Wafer Test ATE System
图6 Probe Card
CP测试完成后，输出包含测试数据(datalog)和MAP。测试数据通常以一颗die为单位统计。主要包含die的位置信息，即XY坐标，测试项及测试结果PASS/FAIL(FAIL品又称REJECT)分BIN信息等。
MAP能够更直观的看出整片wafer的良率情况MAP上呈现的分BIN都是Hard Bin，此外还有SoftBin。同时，MAP也需要提供到封装环节，作为封装选die的依据。
图7 Silicon Wafer Map Analysis
CP测试的具体意义
- 通常在芯片封装阶段时，有些管脚会被封装在芯片内部， 导致有些功能无法在封装后进行测试，因此Wafer中进行CP测试最为合适。
- Wafer制作完成之后，由于工艺偏差、设备等原因引起的制造缺陷，分布在Wafer上的裸DIE中会有一定量的残次品。CP测试的目的就是在封装前将这些残次品找出来(Wafer Sort)同时还可以避免被封装后无法测试芯片性能，优化生产流程，简化步骤，同时提高出厂的良品率，缩减后续封装测试的成本。
- 另外，有些公司会根据CP测试的结果，将芯片划分等级，将这些产品投入不同的市场，购买时需要注意这一点。
3. FT（Final Test）测试
FT(final test)测试就是最终测试，在芯片完成封装之后进行的测试。FT测试属于芯片级测试，是通过测试板(Loadboard)和测试插座(Socket)使自动化测试设备(ATE)到封装后的芯片之间建立电气连接。
图8 芯片测试socket
FT测试的目的是筛选出满足设计规格的产品卖给客户。
FT测试需要的硬件设备包括测试板、测试插座、ATE（Automation Test Equi[pment)测试机台、Handler。其中Handler也称为自动化分类机，是用来实现FT测试自动化的设备。
图9 ATE测试机台
handler与tester相结合以及连上了interface之后才能测试。动作就是handler的手臂将芯片放进socket，然后contact pusher下压。使芯片的引脚正确的和socket的接触送出start信号，透过interface 给tester，测试完成之后tester送回binning及EOT(end of test)讯号。handler再做出分类的动作。
FT测试项目也是根据芯片的功能和特性决定的。常见的FT测试项一般有：
- Open/short test，也就是检查芯片引脚是否有开路或者短路，
- DC test也就是检查器件直流的电流和电压的参数。
- Eflash test也就是检查内嵌的flash功能和性能，包含读写参数动作功耗和速度等各种参数。
- Function test就是测试芯片的逻辑功能，
- AC test就是验证交流的规格，包括交流输出信号的质量和信号的实际参数。
- RF test这个就是针对有射频模块的芯片，主要验证射频模块的功能和性能参数。
- 还有就是DFT test，DFT（Design forTest) test主要包括scan扫描设计和内件的自测，也就是BIST(Build In Self Test)。
4. SLT（System-Level Test）测试
系统级SLT测试，常应用于功能测试、性能测试和可靠性测试中，常常作为成品FT测试的补充而存在，顾名思义就是在一个系统环境下进行测试，就是把芯片放到它正常工作的环境中运行功能来检测其好坏，缺点是只能覆盖一部分的功能，覆盖率较低所以一般是FT的补充手段。
大多数情况下，SLT中的系统会配备一些板载处理器来执行测试流程。由于片上系统（SoC）和系统级封装（SIP）芯片是SLT的主要测试对象，因此测试用处理器通常就是待测芯片的一部分。如果不是此种情况，待测芯片的外围测试系统通常会配备 一个合适的处理器。
SLT的测试时间比传统ATE的测试时间长很多，因为SLT是模拟真实终端使用场景的功能测试，而不是ATE中的结构测试。SLT的测试时间一般都超过一分钟，甚至可能长达数十分钟，典型的测试时间为10分钟左右。由于测试时间较长，与传统ATE测试相比，SLT测试设备必须具有更高的工位密度和更低的工位成本。